12 个可见节点 · 6 条关系ELK layered + semantic lanes
A. 需求、数学与码设计从任务约束到稳定子、逻辑算符与码参数
B. 态制备、编码与量子线路把抽象码编译为可执行的容错量子操作
C. 噪声、综合征与时空检测事件物理错误经测量转化为经典解码输入
D. 经典解码与实时控制根据 syndrome history 推断逻辑等价类
E. 恢复、逻辑操作与评测闭环Pauli frame、容错计算、阈值与联合优化
state逻辑态制备通过编码器、稳定子投影、测量或 teleportation 准备 |0_L>, |+_L> 与任意逻辑态。
core logical容错逻辑操作纠错循环必须与逻辑门、测量、注入和码切换共同设计。
core logical容错计算层把纠错循环嵌入逻辑 Clifford、非 Clifford、lattice surgery 与 magic-state 工厂。
core logical容错码切换在不中断逻辑保护的条件下，把编码态从一个量子码转换到另一个量子码，以组合不同码的存储、门集或硬件优势。
research logicalGauge fixing 逻辑协议通过改变所测 gauge 生成元并投影到选定 gauge，把同一 subsystem code 的不同编码表示用于暴露逻辑门或转换相关码。
established logicalLattice surgery 逻辑协议把一系列容错联合逻辑测量、patch merge/split 和 Pauli-frame 更新组合成 CNOT、teleportation、注入或更大规模逻辑计算。
established logical横向逻辑门通过码块之间逐位置或分区对应的物理操作实现逻辑门，使单个故障不会在同一码块内扩散成不可纠正多比特错误。
established logical码形变与编织通过逐步改变稳定子、边界或拓扑缺陷的位置与类型，在始终受保护的码空间中移动逻辑信息或实现逻辑门。
established logical分段式容错逻辑门把会传播错误的非横向逻辑线路分成若干片段，并在片段之间插入纠错，使任一允许 fault set 的传播在检查点仍可纠正。
research logical基于量子隐形传态的纠错与逻辑门借助编码纠缠资源、Bell 型测量和经典 feed-forward，把逻辑态转移到刷新后的码块，同时完成纠错、逻辑门或码接口。
established experiment容错逻辑门实验在编码态上执行具有显式 fault-containment 结构的逻辑门，并相对非容错或未编码基线验证其容错收益。
experimental benchmark逻辑操作 benchmark在明确的纠错、检测和 post-selection 规则下评估逻辑制备、测量与门操作的错误、接受率和资源代价。
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